8237A的引脚
9 t/ |! N( ], C# Q. l 8237A有40个引脚，采用双列直插封装，它的引脚图
( j3 a1 c9 ?7 A如图6．33所示。其引脚信号可分成三组，分别介绍如下：
* x8 S& }1 S4 ~1 v+ Z 1)控制信号
1 a3 M. [/ T2 Y( K- P1 d1 C# O
4 n5 k1 @' q3 j a" w+ z- L- b+ p' s. g( K$ B
(1)CLK(Clock) 时钟，输入
6 _: {+ r1 E+ k; Q) A4 f 用来控制8237A内部操作和数据传送速率。
# w U$ w& w% M! J
(2)CS（上划线）片选，输入
; S' b5 {7 u1 l. A6 a4 t3 N& v
低电平有效。在空闲周期里，8237A作为可编程I／0
7 y* l2 m. D1 c: }, \% q
接口芯片，CS（上划线）有效表明CPU要通过数据线对其操作。
+ K- G1 D1 C0 O7 ]% Z& N, Q
(3)RESET 复位，输入
& N0 S- B) q& e
高电平有效。复位时，除屏蔽寄存器被置位外，其余寄存器(包括命令、状态、请求、临时寄存器以及内部高低触发器)均被清除，芯片进入空闲周期。
% Y; F6 R3 i4 n9 ~# x$ M/ a
(4)READY 准备好，输入
- ?% u; Y( k/ W3 b8 ~ 高电平有效，表示外设已准备好。8237A在S3或Sw结束时采样该信号，若为低电平，则进入Sw，否则进入S4。
0 i1 N, u' f3 m8 [6 P6 G( I
(5)AEN(Address Enable) 地址允许，输出
* l6 X( G* l% ? 高电平有效。在DMA传送期间，该信号有效时禁止其他总线主控设备使用系统总线，同时允许地址锁存器中的高8位地址送上系统地址总线。
b5 e( ]5 R; A/ y8 A (6)ADSTB(Address Strobe) 地址选通，输出
# O9 Q/ D0 q. v6 m2 S3 B3 c" f: b% v 在DMA传送开始时，该信号把DB7～DB0上输出的高8位地址锁存到外部锁存器中。
" @0 C1 \6 J1 A) z4 M- k# p" P (7)MEMR（上划线）(Memory Read) 存储器读，输出，三态
; C8 t* \' Q5 g: F W5 m; T 低电平有效。在DMA传送期间，用来从指定的存储单元中读出数据。
0 s/ S" K: l, c& U7 H (8)MEMW（上划线）(Memory Write)存储器写，输出，三态
" c( R# V4 V3 C9 J
低电平有效。在DMA传送期间，用来把数据写入指定的存储单元。
; \7 f$ s& b& w6 } (9)IOR（上划线）(Input／Output Read) I／O读，双向，三态
+ C. }5 u8 g' y
低电平有效。在空闲周期，它为输入控制信号，CPU利用它读取8237A内部寄存器的内容。而在DMlA传送时，它为输出控制信号，用来读取外设的数据。
7 ]3 @& g5 I8 }! @ (10)IOW（上划线）(Input／Output Write) I／0写，双向，三态
3 K& G" F4 ~' E- q: h* ?
低电平有效。在空闲周期，它为输入控制信号，CPU利用它把信息写入8237A内部寄存器。而在DMA传送时，它为输出控制信号，用来将数据写入到外设。
1 d$ W$ [9 q1 t; d" y
(11)EOP（上划线）(End 0f Process)过程结束，双向
) J1 z# `& U9 H) C) N V
低电平有效，表示DMA传送结束。在DMA传送时，当字节计数器从0减到FFFFH时(即内部Tc发生时)，在EOP（上划线）引脚上输出一个低有效脉冲。8237A也允许外部信号来终止DMA传送，即可以由外部输入一信号使EOP（上划线）变低。8237A接收到EOP（上划线）信号，不管是来自内部还是外部，它都终止当前进行的DMA传送，如果编程允许自动初始化，则会将该通道的基址寄存器和基字节数寄存器的内容写入当前地址寄存器和当前字节数寄存器中。
7 ?5 S9 U% }/ A 2)请求和响应信号
7 L O& ~( ^/ O9 ^0 k& [8 A (1)DREQ3～DREQ0(DMA Request) DMA请求(通道请求)3～0，输入
9 t# J/ ?# f3 b r: T# l/ O
这四个信号的有效电平的极性可用程序设置。芯片被复位后，4个DREQ均被置成高电平有效。当外设需要请求DMA服务时，应将相应的请求线置成有效电平，并保持到DMAC产生相应的响应信号DACK。DREQ是有优先级别的，可通过程序进行设定。用得较多的是固定优先级，此时，DREQ0优先级最高，DREQ3的级别最低。
/ V: _0 i' k% ~0 }" \ (2)HRQ(Hold Request) 总线保持请求(简称总线请求)，输出
# o3 y1 j! Y# g( i) ^& O 当任一个DREQ有效，并且相应通道没有被屏蔽时，8237A使HRQ变为高电平，向CPU提出总线保持请求。
; h" e' C7 A& L- v
(3)HLDA(Hold Acknowledge) 总线保持响应(简称总线响应)，输入
4 z( W3 @$ n o Q, c8 x" w
CPU在每一个总线周期(中断响应周期和CPU正在执行冠有LOCK前缀的指令周期除外)都要扫描总线请求，若发现有总线请求，则发出总线响应信号HLDA(HLDA变为高电平)，并在现行总线周期结束后暂停程序的执行，让出总线控制权。于是8237A将总线控制权接管过来。
4 J$ g7 b. A# G
(4)DACK3～DACKO(DMA Acknowledge) DMA响应(通道响应)3～0，输出
. A( [, O) U- f6 X
它们的有效电平的极性可用程序设置。芯片被复位后，4个DREQ均被置成高电平无效，也就是用低电平作为有效电平。8237A在收到CPU的总线响应后，便使请求服务的通道的DACK变为有效电平，通知外设，DMA请求已被响应，可以进行数据传输了。
" d4 j5 e( c" m t( v5 A% C 3)数据和地址信号
9 Z$ C. B6 g( l3 [# {: `. O2 X5 Q3 S
(1)A3～AO(Address)地址线，双向，三态
3 I/ `* c- ]! Z* Z9 X, I
在空闲周期里，它们是输入信号，用来寻址要读出或写入的内部寄存器；在DMA的有效周期里，它们是输出信号，输出要操作的存储器地址的低4位。
, O4 M0 I8 U7 e# E; b (2)A7～A4(Address)地址线，输出，三态
/ J. A. Y& H/ ~
这4根地址线仅在DMA有效周期里使用，输出要操作的存储器地址的高4位。
* T7 n8 w0 M' h1 h ]( f# B8 c% y (3)DB7～DBO(Data Bus) 数据线，双向，三态
+ ~4 s. E& `) N 这8根数据线和系统的数据总线相连。在空闲周期里，它们实现与CPU的数据传送，读取8237A内部寄存器的内容或对内部寄存器进行设置；在DMA有效周期里，先被用来输出存储器地址的高8位，后真正作为数据线使用，实现外设与存储器之间的数据传送。
% H1 X9 |0 z9 t( a; E8 y 从上面的引脚介绍可以看到，8237A在空闲周期作为一个I／O接口芯片，而在有效周期又作为一个主控芯片，因此它的引脚功能要复杂一些，许多引脚具有两种作用。
